Zhenwu V900 Training & Inference AI Chip

Produit de la rubrique « Puces d'intelligence artificielle » du site T-Head. La chaîne matérielle de bout en bout est entièrement autonome, avec une itération approfondie de l'architecture de calcul parallèle et de l'interconnexion entre puces. La pile complète T-Head SAIL® offre une interface de programmation unifiée pour minimiser les modifications de code lors de la migration. Elle prend en charge le partage de ressources multi-processus et l'isolation de sécurité multi-locataire. Spécifications officielles : mémoire 216 Go ; bande d'interconnexion entre puces 1200 Go/s ; précision...

Hautes performances : 216 Go de mémoire, 1200 Go/s entre puces, FP8/FP4 renforcé, interconnexion 1024 puces pleine bande
domaine ICN Switch Scale-Up à bande symétrique et mémoire à adressage unifié
couverture complète FP32 à FP4
pile SAIL® co-conçue matériel-logiciel
déploiement flexible

Capacité mémoire	216 Go
Bande d'interconnexion entre puces	1200 Go/s (bus propriétaire ICN / proprietary ICN bus）
Basse précision	FP8 / FP4 (formats d'échelle MXFP8/MXFP4 / MXFP8/MXFP4 scaling）
Échelle d'interconnexion	deux niveaux ICN Switch, domaine Scale-Up pleine bande 1024 puces / 1024-chip Scale-Up fabric
Pile logicielle	T-Head SAIL® (API unifiée, co-conception / unified API, co-designed）
Procédé	non publié / not disclosed

Entraînement de grands modèlesinférence de grands modèlesentraînement et inférence de modèles de conduite autonomeentraînement et inférence de modèles multimodaux

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Zhenwu V900 Training & Inference AI Chip

Points clés

Caractéristiques techniques

Cas d'usage typiques

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